世界上首個(gè)具有自對(duì)準(zhǔn)柵極的疊層垂直納米環(huán)柵晶體管的實(shí)現(xiàn)
從Intel首發(fā)22nm FinFET工藝之后，全球主要的半導(dǎo)體廠商在22/16/14nm節(jié)點(diǎn)開始啟用FinFET鰭式晶體管，目前全球最先進(jìn)的半導(dǎo)體工藝已經(jīng)進(jìn)入7nm，下一步還要進(jìn)入5nm、3nm節(jié)點(diǎn)，制造難度越來越大，其中晶體管結(jié)構(gòu)的限制至關(guān)重要，未來的工藝需要新型晶體管。三星在去年率先宣布3nm節(jié)點(diǎn)改用GAA環(huán)繞柵極晶體管。基于全新的GAA晶體管結(jié)構(gòu)，三星通過使用納米片設(shè)備制造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場(chǎng)效應(yīng)管），該技術(shù)可以顯著增強(qiáng)晶體管性能，主要取代FinFET晶體管技術(shù)?；谏鲜鲂畔⒁部梢钥闯鯣AA環(huán)繞柵極晶體管的重要意義。這里，朱慧瓏課題組系統(tǒng)地研發(fā)了一種原子層選擇性刻蝕鍺硅的方法，結(jié)合多層外延生長(zhǎng)技術(shù)將此方法用于鍺硅/硅超晶格疊層的選擇性刻蝕，從而精確地控制納米晶體管溝道尺寸和有效柵長(zhǎng)，首次實(shí)現(xiàn)了垂直納米環(huán)柵晶體管的自對(duì)準(zhǔn)高k金屬柵后柵工藝。其集成工藝與主流先進(jìn)CMOS制程兼容。所獲得的柵長(zhǎng)約60 nm，納米片厚度20 nm的p型VSAFET。原型器件的SS、DIBL和電流開關(guān)比（Ion/Ioff）分別為86 mV/dec、40 mV和1.8x105。
Figure 1. VSAFETs的工藝流程。（a）Si/SiGe/Si之后的SEM圖，（b）RIE之后的3D結(jié)構(gòu)SEM圖，（c）qALE之后的SEM圖，（d）HKMG沉積后的TEM圖。
Figure 2. VSAFETs的原理示意圖。（a）單個(gè)裝置的結(jié)構(gòu)設(shè)計(jì)，（b）兩個(gè)裝置串聯(lián)連接的的測(cè)試結(jié)構(gòu)。
Figure 3. 配有包覆HKMG的VSAFETs的STEM頂視圖。（a）方形橫截面納米線，（b）圓形橫截面納米線，（c）納米片。
Figure 4.柵極金屬在活性離子刻蝕后（RIE），（a）VSAFETs的SEM圖：納米片裝置的HKMG和（b）與柵極的局部連接。
Figure 5.（a）pVSAFETs器件的結(jié)構(gòu)和I-V特性，（a）轉(zhuǎn)移特性曲線和（b）輸出特性曲線。
該研究工作由中科院微電子所先導(dǎo)中心朱慧瓏研究員課題組于2019年發(fā)表在國(guó)際微電子器件領(lǐng)域的頂級(jí)期刊《IEEE Electron Device Letters》上。原文：Vertical Sandwich Gate-All-Around Field-Effect Transistors with Self-Aligned High-k Metal Gates and Small Effective-Gate-Length Variatio（DOI: 10.1109/LED.2019.2954537）
